巨匠と高品位合成について話すことがあるけれど。。。

最近になり、ようやくVerilogとVHDLの違いというか、既にVerilogって高品位なことに気がつかされる。巨匠からいただいた、「初めてでも使えるHDL文法ガイド」を今でもかばんの中に入れて両言語の試用の断片を見てもいても、やはりそうだといえる。Verilogから合成される回路ってCからコンパイル後のアセンブリを予想するぐらい不確定だと思う。